硬件电路
晶振起振与负载电容设计总结
2026-09-20
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一、核心问题：起振困难
根本原因：芯片振荡电路提供的负阻（Negative Resistance）不足，即负性阻抗余量不够。
起振条件：
工程要求：
- 3 倍只是理论最低线，实际容易因温度、工艺、电压波动而失效
- 负阻越大越容易起振，但受功耗、驱动电平、EMI 限制
二、增大负阻的方法
芯片内部
| 方法 | 说明 |
|---|---|
| 增大驱动电流 | 提高 gm，最直接，但有功耗和驱动电平代价 |
| 优化反相器偏置 | 通过 Rf 让反相器工作在 gm 最高点 |
| 减小负载电容 C1、C2 | 负阻与 C1×C2 成反比 |
| 减小限流电阻 Rd | 直接减少振荡余量损耗 |
| 自适应驱动 | 起振大电流，稳定后降功耗 |
| Kick-start 辅助起振 | 上电注入初始能量 |
| 稳定电源 | 单独 LDO，避免电压跌落 |
| 选高 gm 器件/结构 | 增大 W/L，互补交叉耦合 |
系统应用
| 方法 | 说明 |
|---|---|
| 换低 ESR 晶振 | 最直接有效 |
| 优化负载电容匹配 | 按规格 CL 选 C1、C2 |
| 优化 PCB 布局 | 走线短、地完整、远离噪声 |
| 改善上电特性 | 斜率不能太慢，不能有回沟 |
| 减小串联电阻 | 确认 Rd 是否必要 |
三、ESR（等效串联电阻）
- 全称：Equivalent Series Resistance
- 含义：晶振等效电路中与动态电容、动态电感串联的电阻，代表机械振动损耗
- 规格书写法：ESR、R1、Rr、Max ESR
- 典型值：
- 大封装 25MHz：30~60Ω
- 小封装 2016/1612：80~150Ω 甚至更高
- 32.768kHz 音叉：30k~90kΩ
- 特点：随温度降低而变大，有批次分散，需按最大值设计
- 低 ESR 晶振：谐振点等效串联电阻小，更容易起振
四、有源晶振 vs 无源晶振
| 维度 | 无源晶振 | 有源晶振 |
|---|---|---|
| 起振可靠性 | 依赖芯片负阻，可能不足 | 内部自起振，系统更可靠 |
| 成本 | 低 | 高 |
| 功耗 | 低 | 高 |
| 电源要求 | 中等 | 高，需干净去耦 |
| EMI | 较好 | 方波边沿陡，需注意 |
| 电平匹配 | 不涉及 | 必须确认 CMOS/LVDS/LVPECL 等 |
| 适用场景 | 低功耗、成本敏感 | 起振困难、高性能、高精度 |
结论：有源晶振用成本、功耗、电源、EMI、电平匹配的代价，换取不依赖芯片负阻的起振可靠性。
五、负载电容计算
基本公式
其中：
- (C_1)、(C_2)：晶振两端到地的总电容（电路里通常相同）
- (C_s)：杂散电容（PCB 走线、引脚等，通常 2~5pF）
- (C_L)：晶振规格书标称的负载电容
含芯片内部电容时
六、频偏校准逻辑
| 实测频率 | 实际负载电容 | 调整方向 |
|---|---|---|
| 高于标称值 | 偏小 | 增大 C1/C2 |
| 低于标称值 | 偏大 | 减小 C1/C2 |
七、选型避坑
- 同频率但 CL 不同的晶振不能直接互换
- 如 12pF 与 20pF，即使都是 25MHz，互换后频率必然偏
- 原因：电路实际负载电容没变，晶振要求的 CL 变了
- 注意区分概念：
- (C_1)、(C_2)：电路上晶振两端到地的电容，通常相同
- (C_L)：晶振规格书标称的负载电容，不同晶振可以不同
- (C_s)：杂散电容，由 PCB 和芯片决定
八、单位换算
- 1 Mil = 0.001 inch = 0.0254 mm = 25.4 µm
- 注意 Mil 不是 mm，差约 40 倍
九、一句话总纲
晶振起振的本质是负阻余量要足够（≥5×ESR）；负载电容要按规格 CL 匹配，芯片内部电容和杂散电容都要算进去；同频率但 CL 不同的晶振不能互换；实在起振不了，可考虑有源晶振，但要用成本、功耗、电源和 EMI 来换。
十、参考资料
https://www.sztkd.com/encyclopedia/410.html
https://t.ichunt.com/article/4536.html
Microchip给出的示例中，普通10倍示波器探头可能带来10～15pF负载，直接接触晶振端子足以改变测量结果，甚至使振荡开始或停止。看到探头接上后“有波形”，不一定证明原电路本来能可靠起振；探头接上后“没波形”，也不能立即判定晶振失效。
安全功率范围：
- MHz级晶体：推荐控制在 10μW ~ 100μW 之间。
- KHz级晶体（如32.768KHz）：必须严格控制在 1μW以下（通常0.1μW左右），极易因过驱损坏。
激励功率（Drive Level）：平衡驱动与保护的艺术：https://www.sztkd.com/encyclopedia/410.html
CL=18pf, 芯片内部j8pf电容，c1 和c2 一样
按你给的条件来算：
已知
- 晶振规格要求：(C_L = 18\text{pF})
- 芯片内部电容：(C_{int} = 8\text{pF})（单端，即 OSC_IN 和 OSC_OUT 各 8pF）
- 外部电容：(C1 = C_2 = C{ext})（两端一样）
- 杂散电容：(C_s)（通常估 2~5pF，先按 3pF 算，后面给范围）
公式
反推：
代入计算
不同杂散电容下的结果
| 杂散 (C_s) | 外部电容 (C_ext) |
|---|---|
| 2pF | (2 * (18-2) - 8 = 24 pF) |
| 3pF | (2 * (18-3) - 8 = 22 pF) |
| 4pF | (2 * (18-4) - 8 = 20 pF) |
| 5pF | (2 * (18-5) - 8 = 18 pF) |
所以外部电容大致取 18~24pF，典型取 22pF 左右。
注意
确认芯片内部 8pF 是单端还是差分
- 如果是单端每脚对地 8pF，按上面算
- 如果是两脚之间等效 8pF，算法不同，需要看手册
杂散电容要实测或仿真确认
- 走线长、过孔多、引脚大，杂散会偏大
- 杂散偏大时，外部电容要相应减小
算完只是起点，实际要调
- 测实际频率
- 频率偏高 → 增大 (C_1/C_2)
- 频率偏低 → 减小 (C_1/C_2)
确认起振余量
- 外部电容 22pF 不算小，要确认负阻仍 ≥ 5 × ESR
- 如果起振困难，可适当减小 (C_1/C_2)，但频率会偏
一句话结论
(C_L = 18 pF)、芯片内部 8pF、两端电容一样时，外部电容典型取 22pF（杂散 3pF），实际范围 18~24pF，最终以实测频率和起振余量为准微调。
