ZYNQ
ZYNQ的PS和PL
2026-05-13
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Zynq 是 Xilinx（现属 AMD）推出的异构 SoC 系列，融合了 ARM 处理器系统与 FPGA 可编程逻辑。
PS（Processing System，处理系统）
PS 是基于 ARM 架构的处理器子系统，属于硬核 CPU。
- Zynq-7000：双核 ARM Cortex-A9
- Zynq UltraScale+：Cortex-A53 应用核 + Cortex-R5 实时核
集成外设：UART、I²C、SPI、GPIO、CAN、USB、千兆以太网、SD/eMMC 等。
可运行 Linux、FreeRTOS 等嵌入式操作系统，负责高层应用、系统调度、协议栈处理。
PL（Programmable Logic，可编程逻辑）
PL 就是FPGA 部分：
- Zynq-7000：Xilinx 7 系列架构
- Zynq UltraScale+：UltraScale+ 架构
资源包含：CLB 可配置逻辑块、DSP 切片、Block RAM、GTX 高速收发器等。
适合做：高速硬件加速、自定义外设、实时信号处理、并行计算；低延迟、高吞吐，适配图像采集、PWM 控制、自定义通信协议等场景。
三大物理端口（GP / HP / ACP）
双方通过 AXI 总线 互联通信：
- AXI GP（General Purpose：通用通道，PS 配置、控制 PL 外设
- AXI HP（High Performance）：高性能通道，PL 高速主动访问 PS 端 DDR
- AXI ACP（Accelerator Coherency Port）：加速器一致性端口，支持 Cache 缓存一致性，提升交互效率，默认必开ByPass模式
PS 可加载 PL 比特流 bitstream，通过裸机/Linux 驱动控制 PL 逻辑。
三种 AXI 协议
| 协议 | 地址 | 适用 | 与 GP/HP/ACP 关系 |
|---|---|---|---|
| AXI4-Lite | 有 | 控制寄存器 | 单字读写、无突发 → 寄存器控制，GP 标配 |
| AXI4（完整） | 有 | 高速突发读写内存 | 地址 + 突发传输 → 大数据内存读写，HP/ACP 标配 |
| AXI4-Stream | 无 | 数据流（如 ADC→DSP→DAC） | 不能直连 PS 内存映射接口，需通过 DMA 或 FIFO 桥接，固定 Bypass 直通 |
AXI Bypass（旁路直通模式）
- 本质：AXI 互联矩阵的一种布线模式
- 作用：绕开仲裁、译码、缓冲、位宽转换，Master 直连 Slave 点对点
- 优势：最低延迟、最高带宽、省逻辑资源
- 限制：只能一对一，不能多主仲裁、不能多从共享
总线与接口
一般情况下GP 用于 PS 配置 PL，是指 PS 做 Master，PL 做 Slave。
HP 用于 PL 高速访问 DDR（PL 做 Master，PS 做 Slave）。HP 接口虽然高速，但不支持缓存一致性。PL 写完 DDR 后，若 PS 的 CPU 缓存在使用该内存区域，需要软件主动缓存维护（flush / invalidate）。这也是为什么存在 ACP 的原因。
| 接口 | 典型方向 | Master | Slave | 用途 | 特点 |
|---|---|---|---|---|---|
| GP (Master) | PS → PL | PS | PL | 控制 PL 寄存器 | 低带宽，简单读写，一般AXI4-Lite协议 |
| GP (Slave) | PL → PS | PL | PS | 访问 OCM / 少量 DDR | 带宽有限，适合小数据 ，一般AXI4-Lite协议 |
| HP | PL → PS | PL | PS DDR 控制器 | 高吞吐数据搬运 | 突发传输，无缓存一致性，一般AXI4完整协议 |
| ACP | PL → PS | PL | PS 一致性单元 | 一致性共享内存 | 延迟略高，省去软件维护 ，一般AXIE-STREAM协议 |
注意：无论哪种接口，Master 是发起传输的一方，可以来自 PS 或 PL。
XDMA
XDMA 做PCIe 和 PL 之间的大数据搬运，必须二选一选一种数据通路：
- AXI4 / AXI4-Stream：必选-负责 PCIe 与 PL 之间高速业务大数据搬运。
- AXI4-Lite Master：可选- 上位机借 PCIe BAR，读写控制 PL 自定义寄存器。
- AXI4-Lite Slave：可选- PL 用户逻辑主动访问XDMA 内部寄存器，不映射到 BAR。
- AXI4 Bypass：PCIe 可选-绕开 XDMA 内部通路，直连 PL，超低延迟直通传输。
